Производители чипов приближаются к пределам масштабирования, и это уже влияет на сроки внедрения новых технологий. Обновлённые оценки дают более сдержанную картину развития отрасли. 

Изображение: WCCFTech

Исследовательский центр Imec представил обновленную дорожную карту для логических чипов. В ней сроки перехода к техпроцессам ниже 1 нм сдвигаются на более поздний период. По этим оценкам, такие решения появятся не раньше 2034 года, хотя раньше ожидания выглядели более оптимистично.

Дальнейшее уменьшение размеров идет через несколько последовательных этапов, каждый из которых требует новых подходов к производству. Сначала индустрия освоит уровни порядка 0,7 нм, затем приблизится к 0,5 нм, и только после этого речь пойдет о нормах следующего уровня масштабирования. Переход к значениям около 0,3 нм относят к концу следующего десятилетия, и эти сроки напрямую зависят от развития литографии и материалов.

Параллельно меняется и сама архитектура транзисторов. В дорожной карте фигурируют структуры CFET, которые размещают элементы вертикально и за счёт этого увеличивают плотность. Такой подход позволяет продолжать масштабирование без прямого уменьшения всех размеров.

Следующий этап связан с 2D-транзисторами. Их внедрение ожидают примерно на уровне 0,2 нм ближе к 2043 году, а более продвинутые технологические нормы рассматривают уже после этого периода. Эти оценки показывают, что индустрия переходит к более сложным конструкциям вместо простого уменьшения размеров транзисторов.