Imec и стартап показали SRAM рекордной плотности


Разработчики продолжают прикладывать героические усилия для дальнейшего уменьшения площади кристаллов. Уменьшить плотность можно по-разному. Традиционный путь — просто снижать технологические нормы производства — близок к своему завершению. Это хорошо иллюстрируют "плюсы" Intel к техпроцессу с нормами 14 нм. Данный техпроцесс уже вобрал в себя три "плюса" и не факт, что на этом всё закончится и Intel перейдёт к выпуску решений 10-нм поколения.

Уменьшить площадь кристалла можно также за счёт оптимизации элементов, в частности — транзисторов. Особенно если это транзисторы для массивов SRAM в составе процессоров, контроллеров или чего-то ещё. Массивы SRAM довольно большие и экономический эффект от снижения площади встроенной памяти обещает оказаться впечатляющим.

На днях стартап Unisantis и бельгийский исследовательский центр Imec на форуме Imec Technology Forum показали реализацию ячейки SRAM в виде вертикальных транзисторов с кольцевым затвором. Кольцевые или охватывающие затворы gate-all-around (GAA) полностью охватывают транзисторный канал и за счёт увеличения площади сохраняют все основные электрические параметры транзисторов при дальнейшем уменьшении их размеров (токи, управляющие напряжения и так далее). Компания Samsung, например, начнёт использовать затворы GAA при переходе к производству с нормами 3 нм. Однако в представлении Samsung это будут горизонтальные структуры или наностраницы.

Стартап Unisantis предлагает вертикальные нанопровода или колонны, где каждая колонна будет играть роль одного транзисторного канала. Переход от горизонтальных структур на вертикальные поможет уменьшить площадь кристалла под массив SRAM на 20-30 %. Для транзисторов логики данное решение в представленном виде пока не подходит. Чтобы вертикальные структуры с GAA-затворами сравнялись с транзисторами FinFET необходимо повысить производительность первых в три раза. Но память во всём её многообразии — DRAM, NAND и SRAM с использованием вертикальных нанопроводов с затворами GAA можно выпускать без помех и это обещает оказаться экономически оправданным.

На форуме Imec стартап показал классическую 6-транзисторную ячейку SRAM с колоннами с шагом 50 нм. Дизайн предложен для техпроцесса с нормами 5 нм. В данной реализации площадь ячейки SRAM достигла рекордного значения, попав в диапазон от 0,0184 мкм2 до 0,0205 мкм2. Предыдущий рекорд установила компания Samsung, создав в техпроцессе 7 нм с использованием сканеров EUV 6-транзистрную ячейку SRAM площадью 0,026 мкм2. Использование EUV-проекции, заявляют в Imec, позволит снизить стоимость производства 5-нм массивов SRAM до уровня современного производства FinFET.

Оценитe материал
рейтинг: 3.0 из 5
голосов: 2

Возможно вас заинтересует

Сейчас обсуждают