Спецификации для модулей памяти и другой микроэлектроники разрабатываются и утверждаются JEDEC – органом по стандартизации полупроводников Альянса электронной индустрии (Electronic Industries Alliance, EIA). EIA насчитывает около 300 членов, которые участвуют в разработке стандартов, обслуживающих потребности индустрии. Накануне JEDEC опубликовала ключевые атрибуты предстоящего стандарта оперативной памяти DDR4. Финальные спецификации будут готовы к середине 2012 года. Модули, выполненные в соответствии с новыми техническими требованиями, будут отличаться не только увеличенным быстродействием, но и смогут потреблять меньше энергии.

Основной упор разработчики сделали на энергоэффективность новой памяти. Во-первых, снижено напряжение питания до 1.2 вольт, к тому же в дальнейшем возможно снижение этого показателя. Во-вторых, будет использована архитектура "групп банков" с независимыми сигнальными линиями. Таким образом, каждая группа банков сможет работать индивидуально, позволяя отключать простаивающие группы. Не трудно догадаться, что новая архитектура окажет положительное влияние на энергопотребление модулей.

Минимальная скорость передачи данных на каждую линию составит 1.6 гигатранзаций в секунду, тем не менее, стандарт в будущем предполагает удвоение пропускной способности (то есть, эффективная частота памяти будет равняться 1600-3200 МГц). Если сравнивать этот показатель с таковым в DDR3, то для стандарта текущего поколения "потолок" находится на уровне 1.6 ГТ/с (1600 МГц) , но на практике производителям удалось превысить ограничение. DDR4 откроет возможность для дальнейшего роста. Кроме того, для экономии электроэнергии модули смогут снижать рабочую частоту до 2667 МГц и менее в режиме простоя.

Среди других усовершенствований можно выделить следующее:

• соответствие стандарту POD12 (Pseudo Open Drain) - номинальное напряжение питания составит 1.2 вольт, снизится энергопотребление в режимах чтения и записи;
• новая шина данных CRC - появится возможность обнаружения ошибок передачи по шине данных даже для модулей без блока ECC;
• поддержка маскирования данных;
• псевдооткрытый интерфейс стока на шине DQ;
• внутренняя генерация напряжения VrefDQ и сохранение стабильности шины DQ даже при снижении показателя напряжения VDD с течением времени;
• поддержка новых алгоритмов проверки работоспособности адресной и командной шины;
• поддержка механизма DBI, который отвечает за снижение энергопотребления и целостность записываемых данных.

Ещё одной немаловажной особенностью станет необходимость использования контроллера памяти с интерфейсом "точка-точка". Это значит, что на каждый канал можно будет подключить только один модуль DDR4, а значит, в будущем производителям придётся значительно повысить объём выпускаемых модулей. Коммерческое внедрение памяти нового стандарта ожидается не ранее 2013 года. Нужно отметить, что темпы экспансии нового стандарта будут весьма сдержанными - аналитики предсказывают, что к 2014 году DDR4 будет использоваться лишь в 12% компьютерных систем по всему миру. На данный момент выпуском экспериментальных модулей объёмом 2 Гбайт занимаются компании Samsung и Hynix.