TSMC и IBM поделились деталями о 7-нм техпроцессе
По секрету всему свету.

Сегодня завершающий день ежегодной конференции International Electron Devices Meeting (IEDM 2016). На этом мероприятии разработчики полупроводников и производители обычно делятся чем-то интересным и перспективным. Так, компании TSMC и IBM каждая по отдельности рассказали о достижениях в разработке 7-нм техпроцесса. При этом IBM сообщила о достижении рекорда в уменьшении размеров FinFET транзистора, а компания TSMC рассказала о создании самой маленькой в мире 6-транзисторной ячейки SRAM. Помимо этого каждая из компаний уверена в коммерческом использовании EUV-литографии на этапе производства 7-нм полупроводников.

реклама

анонсы и реклама

Выше на картинке приведена условная схема транзистора. Рекорд IBM заключается в том, что опытный 7-нм чип, выпущенный с использованием EUV-литографии для критически важных слоёв, имеет шаг контактной группы 44/48 нм (contacted poly pitch или contacted gate pitch). Ранее самый маленький шаг CGP был у опытных 10-нм чипов Intel, и он равнялся 56 нм. Далее, у опытного 7-нм чипа IBM расстояние между контактами первого уровня металлизации равно 36 нм (metallization pitch), а расстояние между рёбрами (FIN) транзисторов — 27 нм. Каждый транзистор имеет открытое контактное окно длиной 10 нм (contact opening/physical gate length) и полную длину затвора 15 нм (gate length/printed gate length).

Как уже сказано выше, для создания критически важных слоёв опытного 7-нм чипа компания IBM использовала EUV-сканеры. Шаг рёбер, равный 27 нм, стал возможен благодаря четырёхкратной проекции. Затворы создавались с помощью двойной проекции. Вместо вольфрама в транзисторах IBM использовался кобальт для увеличения прочности полупроводниковых структур.

реклама

реклама

Компания TSMC, как уже сказано выше, рассказала о самой плотной в отрасли 6-транзисторной 7-нм ячейке памяти SRAM — всего 0,027 мкм2. По сравнению с техпроцессом 16 FF+ линейная плотность выросла в 3,3 раза. При этом скорость работы ячейки при равном потреблении возросла на 40%, или снижение потребления при равной производительности уменьшилось на 65%. Отметим, ячейка памяти сохраняет полную работоспособность при снижении питания до 0,5 В. На сегодня уровень брака при производстве опытного 256-Мбит массива SRAM с нормами 7 нм составляет всего 50%. В стадию риск-производства 7-нм чипы TSMC обещают войти в апреле 2017 года.

Компании Intel, Samsung и GlobalFoundries не представили докладов, раскрывающих степень достижения этих производителей в деле разработки 7-нм техпроцессов.

Оценитe материал
рейтинг: 4.4 из 5
голосов: 14

Комментарии Правила

Возможно вас заинтересует

Сейчас обсуждают