Новые упаковки чипов TSMC помогут продлить действие закона Мура


В первой части заметки о планах компании TSMC по переходу на новые техпроцессы мы отметили, что освоение технологических норм от 7 нм и ниже идёт со значительными усилиями и ведёт к решениям с сомнительной эффективностью. Обойти ограничения, связанные с невозможностью значительно уменьшить технологические нормы производства, компания TSMC, да и не только она, предлагает за счёт более совершенной упаковки кристаллов — по несколько штук в одном корпусе.

В настоящий момент TSMC использует 2.5D упаковку CoWoS (Chip on Wafer on Substrate). На кремниевом мосту (interposer) размещаются разнородные кристаллы, например, GPU и память HBM (NVIDIA), или FPGA и память или сетевые контроллеры (Xilinx). Затем мост помещается на кусочек монтажной платы, и упаковывается как обычный процессор. Более дешёвый вариант многочиповой упаковки TSMC — это технология InFO (Integrated Fan Out). По этому методу, например, с 2016 года упаковываются процессоры Apple с памятью в составе SoC. Технология InFO не имеет моста и представляет собой контактную группу с кристаллом, залитую компаундом. Это дешевле, но сигнальные характеристики чипа в упаковке InFO хуже, чем в случае CoWoS, поэтому InFO используется для выпуска SoC смартфонов, а CoWoS — для видеокарт и других производительных решений.

Надо сказать, что TSMC обзавелась собственным упаковочным производством в 2014 году, когда купила на Тайване завод компании Qualcomm. Там пытались наладить производство интереснейших IMOD-дисплеев mirasol, но не случилось. За последующее время TSMC запустила на этом предприятии три линии по упаковке и тестированию чипов, чем, кстати, полностью перетянула на свои заводы заказы компании Apple.

Но вернёмся к новым предложениям TSMC по упаковке чипов. Во-первых, для CoWoS шаг контактов снижен в два раза. Раньше шаг разделитель/контакт составлял 5 мкм, теперь — 2 мкм. Размеры контакта для пайки на плату уменьшены до 130 мкм. Увеличение плотности контактов, понятно, должно следовать за снижением технологических норм, иначе мелкий кристалл потеряется на фоне большой по площади подложки.

Технология InFO получила четыре новых вариации. В сентябре будет квалифицирована упаковка Info-MS для интеграции памяти HBM с SoC с шагом контакта на подложке 2 мкм и расположенным в одном горизонте, а не друг над другом, как сегодня (что будет ещё дешевле). Упаковка InFO-oS ориентирована на комбинацию кристаллов DRAM и SoC. Упаковка MUST (multi-stacking) позволит размещать один или два чипа сверху друг на друге, а связь кристаллов будет осуществляться через подложку в нижнем слое. Наконец, упаковка InFO-AIP позволит размещать сверху чипа антенну, что понадобится для смартфонов с поддержкой 5G. Это даёт уменьшения формфактора решения на 10 % и увеличение усиления (антенны) на 40 %.

Но самым интересным из новых методов упаковки обещает оказаться технология WoW (wafer-on-wafer). Как следует из названия, для соединения чипов никаких подложек не понадобится. Они будут соединяться как есть: кристалл к кристаллу. Таким образом компания сможет упаковывать по два или по три кристалла. Это идеальный случай пространственной упаковки, компактнее которого пока нет. Но возникают вопросы с отводом тепла, что особенно критично для трёхкристальных конструкций.

Последней технологией упаковки, которую TSMC начнёт использовать в ближайшее время, станет технология SoICs. Она будет введена в строй в следующем году и о ней мало что известно. Например, SoICs будет для соединения двух кристаллов использовать TSVs соединения диаметром 10 мкм. Упаковка будет предназначена для выпуска широкого спектра продуктов вплоть до серверного назначения. Таким образом можно будет соединять кристаллы, выпущенные с разным техпроцессом.

Оценитe материал
рейтинг: 4.4 из 5
голосов: 7

Возможно вас заинтересует

Сейчас обсуждают