Техпроцессы с нормами менее 5 нм пока как в тумане


В преддверии нового года на сайте SemiEngineering вышла большая обзорная статья с оценками перспектив развития техпроцессов для выпуска полупроводников. Если кратко резюмировать материал, то техпроцессы с нормами менее 5 нм пока видятся специалистам как в тумане. И даже если они будут созданы и проверены практикой, использовать их для массового выпуска чипов смогут далеко не все. Трудности будут как у разработчиков, когда на каждый проект по дизайну SoC будет уходить до полумиллиарда долларов США, так и у производителей, которым потребуется компенсировать многократно возросшие расходы на производство микросхем.

Так, производственные затраты на выпуск 5-нм решений окажутся в 2,5-3 раза выше, чем в случае выпуска 16/14-нм полупроводников. Дизайн SoC, как сообщает агентство Gartner, для 7-нм техпроцесса станет в 9 раз дороже дизайна SoC для 28-нм техпроцесса составит примерно $271 млн. Для 5-нм техпроцесса дизайн SoC будет стоить уже $500 млн.

Проблему усугубляет то, что с техпроцесса 16/14-нм пути контрактных производителей с компанией Intel разошлись. Если Intel предлагает "честные" нормы техпроцессов, то TSMC и другие используют межконтактные соединения от предыдущего техпроцесса с размерами элементов (затвора, рёбер и так далее) от техпроцесса с меньшими нормами. Таким образом, техпроцесс Intel с нормами 10-нм будет обладать примерно теми же характеристиками, как техпроцесс TSMC с нормами 7 нм. Подобный перекос также будет в случае 5-нм и 3-нм техпроцесса. Техпроцесс TSMC с нормами 3 нм будет сопровождать те же характеристики чипов (транзисторов), что и 5-нм техпроцесс Intel.

Снижение масштабов техпроцесса до 5 нм более-менее предсказуемо и будет использовать те же структуры транзисторов, что и сейчас — это FinFET рёбра с тремя "активными" сторонами. В дальнейшем потребуются изменения, иначе уменьшить размер транзистора будет нельзя. Например, сегодня каждый FinTET транзистор содержит четыре вертикальных гребня (ребра). Для выпуска 5-нм транзисторов необходимо будет уменьшить число рёбер до одного. Сокращение числа элементов в составе каждого транзистора позволит увеличить плотность размещения транзисторов.

Компенсировать уменьшение числа рёбер (общей площади затвора) можно за счёт увеличения высоты каждого ребра. Сегодня высота рёбер составляет 50 нм (четыре ребра на транзистор). Для 7-нм техпроцесса высоту рёбер можно увеличить до 65-70 нм (с переходом до двух рёбер на транзистор). Для 5-нм техпроцесса высоту рёбер потребуется увеличить до 90-100 нм и оставить только одно ребро. Однако рост высоты рёбер ведёт к другим последствиям — растёт паразитная ёмкость, и ухудшаются характеристики транзисторов. Компенсировать этот недостаток можно за счёт использования нового подхода — воздушных зазоров вокруг затворов вместо использования изолирующих материалов, что тоже технологически непросто. Наконец, для изолирования рёбер можно применить традиционные low-k-материалы с низким значением диэлектрической константы.

Источник изображения: http://semiengineering.com

Для производства с нормами 5 нм и менее потребуются существенные изменения в структуре транзисторов и в материалах. Выше на картинке приводится возможная структура такого транзистора, у которого в качестве материала для канала и затвора могут использоваться кремний-германиевые соединения и другие экзотические комбинации. Обращает на себя внимание переход с вертикальных рёбер на "пучок" нанопроводов. Это, кстати, снимает проблему увеличения паразитной ёмкости в цепях. Кроме того, число нанопроводов может меняться в зависимости от требуемых характеристик транзисторов. При этом затворы охватывают провода со всех сторон, что максимально эффективно использует предоставляемые для этого площади. В теории всё выглядит красиво. Как будет на практике, покажет время.

Оценитe материал
рейтинг: 4.1 из 5
голосов: 34

Возможно вас заинтересует

Сейчас обсуждают