Несколько дней назад TSMC рассказала о двух важных моментах в своем опыте использования экстремальной ультрафиолетовой литографии (EUVL). Во-первых, TSMC успешно изготовила свой первый клиентский чип с применением техпроцесса второго поколения 7 нм, который включает умеренное применение EUVL. Во-вторых, компания раскрыла планы старта производства 5 нм чипов с потенциально низким выходом годной продукции на начальном этапе в апреле 2019 года.

В апреле нынешнего года компания инициировала крупномасштабное производство чипов с применением первого поколения 7 нм норм изготовления (CLN7FF, N7). N7 базируется на глубокой ультрафиолетовой литографии (DUVL) с эксимерными лазерами ArF. Технология производства TSMC второго поколения 7 нм (CLN7FF+, N7+) будет применять экстремальную ультрафиолетовую литографию для четырех некритических слоев, в основном для того, чтобы ускорить производство и обкатать новую технологию. Фактическая информация об улучшениях от N7 до N7 + довольно скудна: эта технология предложит увеличенную плотность на 20% и на 8% сниженное энергопотребление с сохранением прежней сложности и частоты (от 6% до 12 %, если быть более точным).

Хотя превосходство N7+ по сравнению с предшественниками не велико (TSMC обычно не говорит о производительности, которую дают новые технологии), она по-прежнему, почти наверняка, будет полностью воспринята ведущими разработчиками мобильных SoC, которые должны представлять новые чипы ежегодно. Так что не вызывает удивление тот факт, что компания уже создала первый чип с применением технологии N7+. Помимо этого, TSMC готовит специальную версию процесса, предназначенного для автомобильной сферы, что указывает на то, что N7+ не будет техпроцессом с коротким жизненным циклом.

TSMC не спешит называть имя клиента, для которого создан первый чип с применением норм N7+, но с учетом основных клиентов для новых технологических процессов в последние годы, главные претенденты ни для кого не являются секретом.

Улучшения новых техпроцессов, объявленные на различных мероприятиях

В будущем на смену N7+ придёт процесс TSMC первого поколения 5 нм (CLN5FF, N5), который будет производиться с применением EUVL в 14 слоёв. Это позволит заметно нарастить плотность размещения транзисторов, но при этом, естественно, потребует от TSMC повсеместного использования оборудования EUVL. В сравнении с технологией N7 нормы N5 позволят клиентам TSMC уменьшить площадь их проектов примерно на 45%, поднять частоту на 15% (при той же сложности и мощности) или уменьшить энергопотребление на 20% (при сохранении прежней частоты и сложности).

Компания будет готова к старту рискового производства чипов с применением своей технологии N5 в апреле 2019г. Помня о том, что, за год, как правило, литографическое производство постепенно переходит от рисковой стадии к стабильной, похоже, что TSMC планирует массовое производство чипов 5 нм во втором квартале 2020 года, как раз вовремя, чтобы успеть отправиться в будущие флагманы во второй половине 2020г.

Инструменты EDA для техпроцесса N5 будут доступны уже в ноябре нынешнего года, после чего производители приступят к проектированию своих чипов. Но в то время, как многие базовые IP-блоки для N5 готовы уже сегодня, всё же есть такие необходимые вещи, как PCIe 4 и USB 3.1 PHY, которые могут быть не готовы к июню. Для каких-то клиентов TSMC отсутствие этих вещей не является проблемой, но остальным придется ждать.

Одним из основных факторов, препятствующим мелким компаниям разрабатывать чипы FinFET, безусловно, является высокая стоимость разработки. По некоторым данным, средние затраты на разработку SoC составляют примерно 150 миллионов долларов США на оплату труда и IP лицензии. По данным EETAsia, с увеличением производства N5 эти расходы возрастут до 200-250 миллионов долларов, что дополнительно уменьшит количество сторон, заинтересованных в использовании подобных технологий.

Источник: Anandtech